Huawei เปิดแนวคิดใหม่ชื่อ “Tau Law” เพื่อเป็นทางเลือกแทน Moore’s Law ในยุคที่การผลิตชิปขนาดเล็กลงเริ่มติดข้อจำกัดด้านต้นทุนและฟิสิกส์ โดยเตรียมนำเทคโนโลยี “Logic Folding” มาใช้กับชิป Kirin รุ่นใหม่ช่วงปลายปี 2026 นี้
ตลอดหลายสิบปีที่ผ่านมา อุตสาหกรรมเซมิคอนดักเตอร์เติบโตบนแนวคิดของ “Moore’s Law” ซึ่งเป็นหลักการที่อธิบายว่าจำนวนทรานซิสเตอร์บนชิปจะเพิ่มขึ้นต่อเนื่องทุก ๆ ไม่กี่ปี ผ่านการย่อขนาดกระบวนการผลิตให้เล็กลง เช่น จาก 7nm ไป 5nm หรือ 3nm ส่งผลให้อุปกรณ์ต่าง ๆ ตั้งแต่สมาร์ตโฟนไปจนถึงระบบ AI มีประสิทธิภาพสูงขึ้นและใช้พลังงานน้อยลง
อย่างไรก็ตาม ปัจจุบันการเดินหน้าตาม Moore’s Law เริ่มเผชิญข้อจำกัดมากขึ้น ทั้งต้นทุนโรงงานระดับหลายแสนล้านบาท ความซับซ้อนในการผลิต และข้อจำกัดทางฟิสิกส์ของทรานซิสเตอร์ขนาดเล็กมาก
ภายในงาน ISCAS 2026 ของ IEEE ทาง He Tingbo ผู้บริหารธุรกิจเซมิคอนดักเตอร์ของ Huawei ได้เสนอแนวคิดใหม่ที่เรียกว่า “Tau (τ) Law” ซึ่งเปลี่ยนจุดโฟกัสจากการ “ย่อขนาดทรานซิสเตอร์” ไปสู่การ “ลดเวลาการเดินทางของสัญญาณ” ภายในชิปแทน
แนวคิดหลักของ Tau Law คือ “Time Shrinkage” หรือการลด Latency ระหว่างส่วนต่าง ๆ ของชิป ยิ่งสัญญาณเดินทางได้เร็ว ก็ยิ่งเพิ่มประสิทธิภาพและลดการใช้พลังงานได้ แม้ไม่ได้ลดขนาดทรานซิสเตอร์ลงแบบเดิม
หนึ่งในเทคโนโลยีสำคัญของแนวคิดนี้คือ “Logic Folding” ซึ่ง Huawei อธิบายว่าเหมือนการพับถนนยาว ๆ ให้ซ้อนกันหลายชั้น เพื่อให้การเดินทางสั้นลงโดยไม่ต้องเพิ่มระยะทางจริง ในโลกของชิป เทคโนโลยีนี้จะช่วยลดระยะส่งสัญญาณ พร้อมเพิ่มความหนาแน่นของวงจรในพื้นที่เดิม
Huawei ระบุว่าแนวคิดดังกล่าวครอบคลุมหลายระดับ ตั้งแต่ตัวทรานซิสเตอร์ วงจร ชิป ไปจนถึงระบบคอมพิวเตอร์ทั้งหมด และในช่วง 6 ปีที่ผ่านมา บริษัทได้ออกแบบและผลิตชิปไปแล้วกว่า 381 รุ่นที่มีการนำแนวคิดลักษณะนี้มาใช้งาน
ผลิตภัณฑ์เชิงพาณิชย์ตัวแรกที่จะใช้ Logic Folding คือชิป Kirin รุ่นใหม่สำหรับสมาร์ตโฟนในปี 2026 ซึ่งคาดว่าจะเปิดตัวในช่วงฤดูใบไม้ร่วงของปีนี้ โดย Huawei อ้างว่าจะช่วยเพิ่มทั้งประสิทธิภาพและประหยัดพลังงานได้อย่างมีนัยสำคัญ
Huawei ยังระบุเพิ่มเติมว่า แนวคิด Tau Law อาจช่วยให้ชิปในอนาคตสามารถให้ “ความสามารถระดับใกล้เคียงชิป 1.4nm” ได้ภายในปี 2031 แม้ไม่ได้หมายความว่าบริษัทจะสามารถผลิตชิป 1.4nm จริงด้วยกระบวนการผลิตแบบดั้งเดิมก็ตาม แต่เป็นการใช้สถาปัตยกรรมและการจัดการสัญญาณที่มีประสิทธิภาพมากขึ้นเพื่อชดเชยข้อจำกัดของการย่อขนาด
ในอีกมุมหนึ่ง การประกาศครั้งนี้สะท้อนให้เห็นว่าผู้ผลิตชิปเริ่มมองหาทางเลือกใหม่ นอกเหนือจากการแข่งขันด้าน “นาโนเมตร” แบบเดิม โดยเฉพาะในยุคที่ AI และระบบประมวลผลขั้นสูงต้องการพลังประมวลผลเพิ่มขึ้นอย่างรวดเร็ว ขณะที่ต้นทุนการผลิตชิปยุคใหม่ก็พุ่งสูงขึ้นต่อเนื่อง
